STM8 Timer 1

Die Kontroll- und Status Register

Die primären Funktionen des Zählers, sowie die Erzeugung von „Events“ bzw. von Interrupts wird in den nachfolgend beschriebenen Registern eingestellt oder von der Hardware erzeugt.

Das Timer Control Register 1 (TIM1_CR1)

Die grundlegenden Funktionen des Zählers werden im „Control Register 1“ des Timers„1“ eingestellt.

CEN – Counter Enable Bit (Zählerfreigabe)

Das Counter Enable Bit (CEN) konfiguriert die Freigabe des 16-Bit Zählers. Der Zähler beginnt allerdings erst einen Taktzyklus nach der Freigabe durch das CEN-Bit zu zählen.

UDIS – Update Disable Bit (Update Sperre)

Ein “UEV” (Update Event) wird generiert wenn das UDIS Bit auf “0” gesetzt ist und wird unterbunden wenn das UDIS Bit gleich „1“ ist. Auslöser für einen Update Event ist eine Zählerüberlauf bzw. ein Gleichstand von Zähler und ARR Register oder alternativ ein Schreibvorgang in den Zähler selbst.

URS – Update Request Source (Update Modus)

Welche Ereignisse einen mit UDIS freigegebenen Update Event (UIF) auslösen können ist mit dem URS-Bit defierbar.

OPM – One Puls Mode (Einzel-Puls Modus)

Wird das OPM-Bit gesetzt (“1”) so stoppt der Zähler beim nächsten Update-Event durch das Zurücksetzen des CEN-Bits.

DIR - Direction (Zählerrichtung)

Das Direction Bit ermöglicht die Zählrichtung des Timers umzukehren.

CMS[1:0] - Symetrische PWM Ausgabe (Center Aligned Mode Select)

legt den Zählermodus und damit insbesondere die PWM Ausgabe fest. Diese kann auf den Beginn einer Periode (Edge aligned) oder durch Umschaltung der Zählrichtung (Center aligned) um den Mittelpunkt „zweier“ Perioden justiert werden. Siehe dazu „2. Der 16 Bit Zähler des Timer 1“.

ARPE – Auto Reload Preload Enable

Diese Bit selektiert, wie mit einem neuen Wert der in das Auto-Reload Register geschrieben wurde verfahren wird.

D.h. es findet eine Synchronisation mit dem Zählerüberlauf statt. Ist dies nicht gewünscht so kann durch einen Reset des ARPE-Bits der Schreibvorgang des Auto-Reload Registers unmittelbar auf das „Shadow“-Register übertragen werden und die Änderung ist sofort aktiv.

Das Timer Control Register 2 (TIM1_CR2)

Dieses Register bietet die Einstellungsmöglichkeiten für die Auswahl eines Triggers-Signals bzw. die Verfahrensweise für Preload Aktionen.

CCPC – Capture/Compare Preload Control (Preload Ausgangspolarität/enable)

Die Funktionalität bezieht sich nur auf Kanäle mit komplementären Ausgängen.

COMS – Capture/Compare Control Update Selection (Preload Tigger)

Die Funktionalität dieses Bits ist nur gegeben wenn das CCPC-Bit gesetzt ist (Preload freigegeben).

MMS[2:0] – Master Mode Selection (Master Mode Einstellung)

Die Einstellung dieser drei Bits selektiert im Master Mode durc h welches Signal das TRGO (Trigger Output) Signal erzeugt wird.

Das Slave Mode Control Register (TIM1_SMCR)

Im Slave Mode, Timer 1 wird von anderem Timer bzw. externem Signal (ETR) gesteuert,

SMS[2:0] – Clock/Trigger/Slave Mode Selection (Slave Mode Einstellung)

Die Einstellung der SMS[2:0] Bits definieren die Funktion des Zählers im „SLAVE“ Modus wenn der Zählertakt von verschiedenen Quellen verwendet werden soll.

TS[2:0] – Trigger Selection (Trigger Auswahl)

Die drei TS[2:0] Bits dienen zur Auswahl des als Zählertakt für Timer 1 verwendeten Signals im Clock/Trigger Controller.

*) Diese Bits sind nur in den 8k (Flash) Low Density Versionen des STM8S aktiv sonst „reserviert“.

MSM – Master / Slave Mode

Das Externe Trigger Register (TIM1_ETR)

Diese Einstellungen im TIM1_ETR Register konfigurieren das Verhalten bei einem externen Trigger (Takt) für den Zähler.

ETF[3:0] – Externer Trigger Filter

Dieses Feld bestehend aus 4-Bit, definiert die verwendete Abtastfrequenz und die Länge des digitalen Filters (Anzahl der Samples die einen gleichen Logikpegel erfüllen müssen).

ETPS – Externer Trigger Prescaler

Die ETRP Frequenz darf höchstens 1/4 der f_Master Frequenz sein. Um einen schnellen externen Takt verarbeiten zu können kann der Takt über einen Vorteiler (Prescaler) reduziert werden. Dieser Prescaler kann so eingestellt werden daß der Takt durch 1, 2, 4 oder 8 geteilt wird.

ETRP ist die gefilterte Frequenz des externen ETR Eingangs (TIM1_ETR).

ECE – Externer Clock Enable

Im freigeschalteten Zustand ist die Auswirkung identisch mit dem Clock Mode 1 bei gleichzeitiger Verbindung des TRGI (Trigger Inputs) mit dem ETRF Signal (SMS = 0x111b und TS = 0x111b im TIM1_SMCR Register).

External Clock Mode 2 kann simultan mit folgenden Modi verwendet werden: Trigger Standard Mode, Trigger Reset Mode und Trigger Gated Mode.

Dabei darf TRGI nicht mit dem ETRF Signal verbunden sein (TS Bits im TIM1_SMCR Register dürfen nicht 111 sein! )

ETP – Externer Trigger Polarität

ETP wählt die Polarität des „ETR“, respective des „ETR_inverted“ welches als Trigger verwendet werden soll.

Das Interrupt Enable Register (TIM1_IER)

Wie der Registername schon sagt können in diesem Register die verschiedenen möglichen Interrupt Quellen aktiviert oder deaktiviert werden.

UIE – Update Interrupt Enable

CC1IE – Capture/Compare 1 Interrupt Enable

CC2IE – Capture/Compare 2 Interrupt Enable

CC3IE – Capture/Compare 3 Interrupt Enable

CC4IE – Capture/Compare 4 Interrupt Enable

COMIE – Commutation Interrupt Enable

TIE – Triggern Interrupt Enable

BIE – Break Interrupt Enable

Das Timer1 Status Register 1 (TIM1_SR1)

Das Timer 1 Status Register 1 beinhaltet die durch Interrupts gesetzten Flags welche die beiden Timer1 H/W Interrupts im Detail beschreiben.

UIF – Update Interrupt Flag

CC1IF – Capture/Compare Kanal 1 Interrupt Flag

Kanal CC1 ist als Ausgang konfiguriert (Output Compare) , Flag wird durch Hardware gesetzt wenn der Zähler den „Compare“ Wert erreicht hat. Das Flag wird durch Software gelöscht.

Wenn der Inhalt des TIM1_CCR1 Registers grösser als der Inhalt des TIM1_ARR Registers ist wird das CC1IF-Bit bei einem Overflow (upcounting und up/downcounting), respektive bei einem Underflow (im down counting mode), gesetzt.

Kanal CC1 ist als Eingang konfiguriert (Input Capture) , das CC1IF Flag wird durch ein „Capture“ Ereignis gesetzt und wird per Software oder durch das Auslesen des TIM1_CCR1L Registers zurückgesetzt.

CC2IF – Capture/Compare Kanal 2 Interrupt Flag

Kanal CC2 ist als Ausgang konfiguriert (Output Compare) , Flag wird durch Hardware gesetzt wenn der Zähler den „ Compare“ Wert erreicht hat. Das Flag wird durch Software gelöscht.

 Wenn der Inhalt des TIM1_CCR2 Registers grösser als der Inhalt des TIM1_ARR Registers ist, wird das CC2IF-Bit bei einem Overflow (upcounting und up/downcounting) gesetzt, respektive bei einem Underflow (im down counting mode).

Kanal CC2 ist als Eingang konfiguriert (Input Capture) , das CC2IF Flag wird durch ein „Capture“ Ereignis gesetzt und wird per Software oder durch das Auslesen des TIM1_CCR2L Registers zurückgesetzt.

CC3IF – Capture/Compare Kanal 3 Interrupt Flag

Kanal CC3 ist als Ausgang konfiguriert (Output Compare) , Flag wird durch Hardware gesetzt wenn der Zähler den „Compare“ Wert erreicht hat. Das Flag wird durch Software gelöscht.

 Wenn der Inhalt des TIM1_CCR3 Registers grösser als der Inhalt des TIM1_ARR Registers ist, wird das CC3IF-Bit bei einem Overflow (upcounting und up/downcounting) gesetzt, respektive bei einem Underflow (im down counting mode).

Kanal CC3 ist als Eingang konfiguriert (Input Capture) , das CC3IF Flag wird durch ein „Capture“ Ereignis gesetzt und wird per Softare oder durch das Auslesen des TIM1_CCR3L Registers zurückgesetzt.

CC4IF – Capture/Compare Kanal 4 Interrupt Flag

Kanal CC4 ist als Ausgang konfiguriert (Output Compare) , Flag wird durch Hardware gesetzt wenn der Zähler den „Compare“ Wert erreicht hat. Das Flag wird durch Software gelöscht.

Wenn der Inhalt des TIM1_CCR4 Registers grösser als der Inhalt des TIM1_ARR Registers ist, wird das CC4IF-Bit bei einem Overflow (upcounting und up/downcounting) gesetzt respektive bei einem Underflow (im down counting mode).

Kanal CC4 ist als Eingang konfiguriert (Input Capture) , das CC4IF Flag wird durch einen „Capture“ Ereignis gesetzt und wird per Softare oder durch das Auslesen des TIM1_CCR4L Registers.

COMIF – Commutation Interrupt Flag

Dieses Bit wird durch die Hardware des Timer1 gesetzt wenn ein COM Ereignis aufgetreten ist ( Capture/Compare Control Bits CCiE, CCiNE, OCM wurden upgedated). Das Bit muß durch Software zurückgesetzt werden.

TIF – Trigger Interrupt Flag

Dieses Bit wird durch die Hardware des Timer1 gesetzt wenn ein TRIGGER Ereignis aufgetreten ist ( aktive Flanke am TRGI Signal bzw. beide Flanken im Trigger Gate Modus). Das Bit muß durch Software zurückgesetzt werden.

BIF – Break Interrupt Flag

Dieses Bit wird durch die Hardware des Timer1 gesetzt wenn der BREAK Eingang aktiv ist. Das Bit kann durch Software zurückgesetzt werden wenn der BREAK Input nicht aktiv ist.

Das Timer1 Status Register 2 (TIM1_SR2)

Das Timer 1 Status Register 2 beinhaltet die durch Ereignisse gesetzten Flags welche die Quellen der beiden Timer1 H/W Interrupts im Detail beschreiben.

CC1OF – Capture/Compare Overcapture Flag

Dieses Flag wir durch die Hardware gesetzt wenn der Kanal 1 in „Input Capture“ Mode konfiguriert ist. Es kann per Software durch Schreiben einer „0“ auf das Bit zurückgesetzt werden.

CC2OF – Capture/Compare Overcapture Flag

Dieses Flag wir durch die Hardware gesetzt wenn der Kanal 2 in „Input Capture“ Mode konfiguriert ist. Es kann per Software durch Schreiben einer „0“ auf das Bit zurückgesetzt werden.

CC3OF – Capture/Compare Overcapture Flag

Dieses Flag wir durch die Hardware gesetzt wenn der Kanal 3 in „Input Capture“ Mode konfiguriert ist. Es kann per Software durch Schreiben einer „0“ auf das Bit zurückgesetzt werden.

CC4OF – Capture/Compare Overcapture Flag

Dieses Flag wir durch die Hardware gesetzt wenn der Kanal 4 in „Input Capture“ Mode konfiguriert ist. Es kann per Software durch Schreiben einer „0“ auf das Bit zurückgesetzt werden.

Das Event Generation Register (TIM1_EGR)

UG – Update Generation

CC1G – Capture/Compare 1 Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

Der Kanal CC1 ist als Ausgang konfiguriert und ein Compare Event tritt auf. Das CC1IF Flag im TIM1_SR1 wird gesetzt und falls CC1IE ebenfalls gesetzt ist wird ein Interrupt erzeugt.

Der Kanal CC1 ist als Eingang konfiguriert und ein Capture tritt durch ein externes Signal am Timer-Pin auf. In diesem Fall wird der aktuelle Zählerstand des Timers in das TIM1_CCR1H und TIM1_CCR1L übernommen und das CC1IF Bit wir gesetzt. Bei freigegebenen CC1IE wird ein Interrupt generiert. Das CC1OF Flag (Overcapture) wird gesetzt wenn das CC1IF (Interrupt Enable) bereits gesetzt ist.

CC2G – Capture/Compare 2 Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

Der Kanal CC2 ist als Ausgang konfiguriert und ein Compare Event tritt auf. Das CC2IF Flag im TIM1_SR1 wird gesetzt und falls CC2IE ebenfalls gesetzt ist wird ein Interrupt erzeugt.

Der Kanal CC2 ist als Eingang konfiguriert und ein Capture tritt durch ein externes Signal am Timer-Pin auf. In diesem Fall wird der aktuelle Zählerstand des Timers in das TIM1_CCR2H und TIM1_CCR2L übernommen und das CC2IF Bit wir gesetzt. Bei freigegebenen CC2IE wird ein Interrupt generiert. Das CC2OF Flag (Overcapture) wird gesetzt wenn das CC2IF (Interrupt Enable) bereits gesetzt ist.

CC3G – Capture/Compare 3 Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

Der Kanal CC3 ist als Ausgang konfiguriert und ein Compare Event tritt auf. Das CC3IF Flag im TIM1_SR1 wird gesetzt und falls CC3IE ebenfalls gesetzt ist wird ein Interrupt erzeugt.

Der Kanal CC3 ist als Eingang konfiguriert und ein Capture tritt durch ein externes Signal am Timer-Pin auf. In diesem Fall wird der aktuelle Zählerstand des Timers in das TIM1_CCR3H und TIM1_CCR3L übernommen und das CC3IF Bit wir gesetzt. Bei freigegebenen CC3IE wird ein Interrupt generiert. Das CC3OF Flag (Overcapture) wird gesetzt wenn das CC3IF (Interrupt Enable) bereits gesetzt ist.

CC4G – Capture/Compare 4 Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

Der Kanal CC4 ist als Ausgang konfiguriert und ein Compare Event tritt auf. Das CC4IF Flag im TIM1_SR1 wird gesetzt und falls CC4IE ebenfalls gesetzt ist wird ein Interrupt erzeugt.

Der Kanal CC4 ist als Eingang konfiguriert und ein Capture tritt durch ein externes Signal am Timer-Pin auf. In diesem Fall wird der aktuelle Zählerstand des Timers in das TIM1_CCR4H und TIM1_CCR4L übernommen und das CC4IF Bit wir gesetzt. Bei freigegebenen CC4IE wird ein Interrupt generiert. Das CC4OF Flag (Overcapture) wird gesetzt wenn das CC4IF (Interrupt Enable) bereits gesetzt ist.

COMG – Capture/Compare Control Update Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

TG – TRIGGER Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

BG – BREAK Generation

Dieses Bit kann durch Software gesetzt werden um einen Event zu erzeugen und wird durch die Hardware zurückgesetzt.

Die Capture/Compare Mode Register “i” (TIM1_CCMRi)

Für jeden der vier CC-Kanäle „i“ des Timers ist ein solches Register vorhanden. Die Register haben folgenden Inhalt (Bit0 bis Bit7 ), der sich bedingt durch die Auswahl der Bits CCiS[1..0] hinsichtlich der Funktion unterscheiden. Nachfolgend sind deshalb die höheren 6 Bit des Registers einmal für die Einstellung als Ausgang und einmal für die Einstellung als Eingang beschrieben. Die Bedeutung von Bit[0] und Bit[1] ist von der Einstellung als Eingang bzw. als Ausgang unabhängig.

OCiM[2..0] – Output Compare Modus Bits (nur wenn CCiS[1..0] als Ausgang definiert ist)

Der Modus der Signalerzeugung wird über die Bits OCiM[2..0] im Register TIM1_CCMRi festgelegt. Für die Einstellung des Capture Modus über die OCiM[2..0] Bits gilt folgende Tabelle:

OCiPE – Output Compare Preload Enable (wenn CCiS[1..0] als Ausgang definiert ist)

Wie das ARR-Register besitzt auch das Capture-Compare Register ein “Shadow”-Register das die Synchronisation einer Änderung des Register-Wertes im Zeitablauf ermöglicht. Das OCiPE Bit schaltet diese Synchronisation frei wenn es auf „1“ gesetzt ist.

Ist das OCiPE Bit dagegen „0“ so wird ein Schreibvorgang in das Capture-Compare-Register unmittelbar auch das Shadowregister ändern.

Im PWM Mode muss das „Shadow“-Register aktiviert sein damit eine Änderung des PWM-Werts mit dem Ausgangssignal synchronisiert wird und keine fehlerhaften PWM-Werte entstehen.

CCiS[1..0] – Capture Compare Selection Bits (für Auswahl als Eingang oder Ausgang)

Die beiden CCiS[1..0] Bits definieren die Funktion der Timer-Pins. Es gilt folgende Einstellungstabelle:

ICiF[3..0] – Input Capture Filter (wenn CCiS[1..0] als Eingang definiert ist)

Das Eingangssignal wird über dieses Filter das im Wesentlichen aus einem Zähler besteht, qualifiziert und dient als Unterdrückung von „Glitches“. Als Beispiel sei der Wert 0x1000b erklärt: Der Timer Eingang wird mit einer Frequenz von F_Master/8 = 16MHz / 8 = 2 MHz abgetastet und das Abtastsignal dient als Takt für den nachfolgenden Zähler der in dieser Einstellung 6 gültige Samples benötigt um das Eingangssignal zu akzeptieren.

ICiPS[1..0] – Input Capture Prescaler (wenn CCiS[1..0] als Eingang definiert ist)

Das vom Filter gelieferte Eingangssignal wird in dem nachfolgenden „Capture Prescaler“ weiter geteilt. Damit können mehrere „Events“ zu einem übergreifenden Event zusammengefasst werden. Die ICiPS[1..0] Bits definieren die Anzahl der nötigen Events.

Die „Input Capture Vorteiler“ Einstellung kann im laufenden Betrieb überschrieben werden. Allerdings läuft der Zähler weiter und wird nicht zurückgesetzt. Sollte ein Reset des Zählers gewünscht werden so kann das CCiE Bit des Capture-Kanals zurückgesetzt und danach wieder aktiviert („1“) werden. Dadurch wird der Zähler auf „000“ gesetzt.

Das Capture Compare Enable Register 1 (TIM1_CCER1)

Das TIMn_CCER1 Register beinhaltet die Einstellungen für die Kanäle 1 und 2 des jeweiligen Timers. Für jeden Kanal steht ein Bit für die Freigabe bzw. für die verwendete Polarität bereit.

Diese Konfigurations-Bits haben wieder je nach Einstellung (Eingang/Ausgang) unterschiedliche Bedeutungen.

CC2NP – Capture Compare Channel 2 Complementary Output Polarity

Der Kanal 2 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC2NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC2NE – Capture Compare Channel 2 Complementary Output Enable

Der Kanal 2 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC2NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC2P – Capture Compare Channel 2 Polarity

Der Kanal 2 ist als Ausgang geschaltet:

Der Kanal 2 ist als Eingang geschaltet:

CC2E – Capture Compare Channel 2 Enable

Der Kanal 2 ist als Ausgang geschaltet:

Der Kanal 2 ist als Eingang geschaltet:

CC1NP – Capture Compare Channel 1 Complementary Output Polarity

Der Kanal 1 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC1NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC1NE – Capture Compare Channel 1 Complementary Output Enable

Der Kanal 1 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC1NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC1P – Capture Compare Channel 1 Polarity

Der Kanal 1 ist als Ausgang geschaltet:

Der Kanal 1 ist als Eingang geschaltet:

CC1E – Capture Compare Channel 1 Enable

Der Kanal 1 ist als Ausgang geschaltet:

Der Kanal 1 ist als Eingang geschaltet:

Das Capture Compare Enable Register 2 (TIM1_CCER2)

Das TIM1_CCER2 Register beinhaltet die Einstellungen für die Kanäle 3 und 4 des Timers 1.

Die Konfigurations-Bits haben wieder je nach Einstellung (Eingang/Ausgang) unterschiedliche Bedeutungen. Nur die Bits 0 und 1 sind relevant in diesem Register.

CC4P – Capture Compare Channel 4 Polarity

Der Kanal 4 ist als Ausgang geschaltet:

Der Kanal 4 ist als Eingang geschaltet:

CC4E – Capture Compare Channel 4 Enable

Der Kanal 4 ist als Ausgang geschaltet:

Der Kanal 4 ist als Eingang geschaltet:

CC3NP – Capture Compare Channel 3 Complementary Output Polarity

Der Kanal 1 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC1NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC3NE – Capture Compare Channel 3 Complementary Output Enable

Der Kanal 1 ist als Ausgang geschaltet:

Für Kanäle die einen Komplementär Ausgang besitzen wird dieses Bit durch einen Preload gesetzt. Ist das CCPC Bit im TIM1_CR2 gesetzt, übernimmt das CC1NE Bit den neuen Wert vom Preload Bit wenn ein COM Event generiert wird.

CC3P – Capture Compare Channel 3 Polarity

Der Kanal 1 ist als Ausgang geschaltet:

Der Kanal 1 ist als Eingang geschaltet:

CC3E – Capture Compare Channel 3 Enable

Der Kanal 1 ist als Ausgang geschaltet:

Der Kanal 1 ist als Eingang geschaltet:

Die Counter Register (TIM1_CNTRH & TIM1_CNTRL)

Der Zugriff auf den eigentliche Zähler des Timer1 erfolgt über den Zugriff auf die beiden Zählerregister TIM1_CNTRH und TIM1_CNTRL , welche sowohl gelesen als auch geschrieben werden können. Die Sequenz zum Lesen der beiden Register ist, erst das High-Byte dann das Low-Byte, Details dazu findet man unter „2. Der 16 Bit Zähler des Timer 1“.

Im Abwärtszähler Modus werden die beiden Register nach dem Erreichen des Wertes Null (Update Event) aus den Auto Reload Registern automatisch neu geladen.

CNT[15:8] – Counter Register High Byte

Über die Adresse 00.525Eh kann beispielsweise bei einem STM8S105 auf das High-Byte des Timer1 zugegriffen werden.

CNT[7:0] – Counter Register Low Byte

Über die Adresse 00.525Eh kann beispielsweise bei einem STM8S105 auf das High-Byte des Timer1 zugegriffen werden.

Die Prescaler Register (TIM1_PSCRH & TIM1_PSCRL)

Der 16 Bit Zähler des Timer 1 kann mit internen oder externen Taktsignalen betrieben werden. Der ausgewählte Takt wird über einen 16 Bit Prescaler geführt und kann so den Erfordernissen angepasst werden.

Die Einstellung des Prescalers erfolgt über die beiden Register TIM1_PSCRH und TIM1_PSCRL. Schreibvorgänge auf diese beiden Register erfolgen über „Schattenregister“ welche erst bei einem Update Event in die Prescaler Register geladen werden.

Das Prescaler-Registerpaar erlaubt die Einstellung des Teilers von 1 bis 65365.

PSC[15:8] – Prescaler Register High Byte

Die PSC[15:8] Bits beinhalten die höherwertigeren 8 Bits des Teilerfaktors.

PSC[7:0] – Prescaler Register Low Byte

Die PSC[7:0] Bits beinhalten die niedrigwertigeren 8 Bits des Teilerfaktors.

Die Auto Reload Register (TIM1_ARRH & TIM1_ARRL)

Parallel zum 16-Bit Zähler befindet sich ein 16-Bit „Auto Reload“ Register-Paar das wie gerade beschrieben, als Referenz-Register für den maximalen Zählerstand genutzt wird. Das Auto-Reload Register ist ebenfalls durch zwei getrennte Zugriffe auf das „High“-Byte, TIMn_ARRHund das „Low“-Byte, TIMn_ARRL sowohl lesbar als auch beschreibbar.

Wichtig ist in diesem Zusammenhang dass der Zähler durch einen Wert „0x0000h“ im TIMn_ARR Register blockiert wird, da dann Zählerstand und ARR-Wert immer „null“ sind. Neutral verhält sich das ARR-Register wenn ein Wert von 0xFFFFh eingetragen wird, damit der maximal mögliche Zählerstand erreicht wird.

Zu Beachten:

Bei einem Schreibvorgang des ARR-Registers muß das TIMn_ARRH Byte zuerst beschrieben werden. Der Update des ARR-Shadow Registers wird blockiert sobald das TIMn_ARRH Byte geschrieben wurde und bleibt blockiert bis das TIMn_ARRL Register beschrieben wird. Diese Vorgabe schließt die Benutzung eines LDW ( Load Word) Befehls aus da dieser erst das Low-Byte beschreibt!

Das Auto Reload Register ist doppelt gepuffert, d.h. das eigentlich Register das mit dem Zähler verglichen wird ist das parallel liegende „ ARR Shadow“ Register, welches durch einen Update Event aus dem ARR Register geladen wird. Damit wird ein möglicher undefinierter Übergang bei einer Änderung innerhalb eines Zählerzyklus vermieden.

Keine Regel ohne Ausnahme - das ARPE-Bit (Bit 7) im TIMn_CR1 Register ermöglicht es, wie bereits beschrieben, diese Funktionalität zu umgehen. Wird das Bit ARPE auf „0“ gesetzt so wirkt ein Schreibvorgang unmittelbar auf das „Shadow“-Register, sollte dies von der Anwendung gefordert werden.

Das Repetition Counter Register (TIM1_RCR)

Der Inhalt des Repetition Counter Registers wird bei einem Update Event in das Repetition Counter Shadow Register geladen. Der Repetition Counter (Wiederholungszähler) ist ein Abwärtszähler der bei Erreichen des Wertes „Null“ einen UEV und/oder einen Interrupt auslöst. Dabei wird auch das Shadow Register in den Zähler geladen.

Ist der Repetition Counter nicht „Null“ wird kein UEV (Update Event) erzeugt.

Die Capture Compare Register (TIM1_CCRiH, TIM1_CCRiL)

Für jeden der vier Cap/Com Kanäle „i“ im Timer 1 gibt es zwei 8-Bit Register die den jeweiligen Cap/Com-Wert aufnehmen. Der Zugriff auf diese Register erfolgt, wie bei den anderen 16-Bit Registern in den Timern über jeweils ein High“-Byte und ein „Low“-Byte mit eigenen Adressen.

Die Cap/Com Register sind für Schreib/Lese-Voränge ebenfalls durch ein „Shadow“-Register „gepuffert“.

In den einzelnen Modi beinhaltet das Cap/Com Registerpaar folgende Werte:

Das Break Register (TIM1_BKR)

MOE –  Main Output E nable

Dieses Bit wird asynchron durch die Hardware gelöscht wenn ein aktives „BREAK“ Signal am Pin TIM1_BKIN des Timers 1 auftritt. Das MOE Bit kann durch Software zur Freigabe der Timer Ausgänge gesetzt werden wobei zusätzlich jeder einzelne Ausgang durch das entsprechende „CCiE “ bzw. „CCiEN“ Bit in den TIM1_CCER1 und TIM1_CCER2 Registern freigegeben werden muß.

Ist das AOE Bit ebenfalls gesetzt so wird automatisch das MOE Bit auch bei einem UEV (Update Event) gesetzt.

AOE – Automatic Output E nable

Ist das AOE Bit gesetzt so wird bei einem Zähler Update Event automatisch das MOE Bit gesetzt.

BKP – Break Polarity

Das BKP Bit bestimmt den aktiven Pegel für ein Break-Signal am Eingang TIM1_BKIN.

BKE – Break Enable

Das BKE Bit aktiviert oder sperrt ein Break-Signal am Eingang TIM1_BKIN.

OSSR – Off State Select Run

Das OSSR Bit wird im Run-Modus verwendet wenn das MOE Bit = 1 ist und nimmt Einfluss auf die komplementären Ausgänge OCi/OCiN, sofern diese als Ausgang konfiguriert sind.

OSSI – Off State Select Idle

Das OSSI Bit wird im Idle-Modus verwendet wenn das MOE Bit = 0 ist. Es ist ebenfalls nur wirksam wenn die Kanäle OCi und OCiN als Ausgänge konfiguriert sind.

LOCK [1:0] – LOCK Bits

Diese beiden Bits ermöglichen einen Schreibschutz gegen versehentliches Beschreiben und „Umkonfigurieren“ durch die Software. Der Schreibschutz betrifft die Register TIM1_BKR, TIM1_CCER1 und TIM1_CCER2, sowie die Register TIM1_OISR und TIM1_CCMRi Register. Entsprechend der nachfolgenden Tabelle werden die aufgeführten Bits im jeweiligen Register blockiert.

Das Deadtime Register (TIM1_DTR)

DTG [7:0] – Dead Time Generation

Die 8 Bit dieses Registers definieren die Totzeit zwischen den regulären (TIM1_CHi) und den komplementären Ausgängen (TIM1_CHiN) des Timer 1. Dabei werden die Bits [7:5], zur Auswahl verschiedener Berechnungsformeln benutzt (Details dazu im Kapitel „Totzeiteinstellung der Ausgänge“).

Ist DTG[7] = 0, so liefern die verbleibenden 7 Bits den Multiplikator für t_dig (Taktzeit von f_{CK_PSC}) . Für DTG[7] = 1 und DTG[6] = 0 werden nur noch die 6 niedrigwertigeren Bits als Multiplikator verwendet und für DTG[7] und DTG[[6] = 1 die 5 niedrigwertigeren Bits. Gleichzeitig wird für den Basiswert t_dig ein Vielfaches des Taktwertes verwendet, daher kann mit der Einstellung der 8 Bit im Register TIM1_DTR ein grosser Bereich für die Totzeit dargestellt werden.

Das Idle State Register (TIM1_OISR)

Die 7 aktiven Bits des Idle State Registers definieren den logischen Zustand der Timer Ausgänge wenn das MOE Bit (im Register TIM1_BKR) = 0 gesetzt wird

OIS4 – Output Idle State (Ausgang 4)

OIS3N - Output Idle State (komplementärer Ausgang 3)

OIS3 – Output Idle State (Ausgang 3)

OIS2N - Output Idle S tate (komplementärer Ausgang 2)

OIS2 – Output Idle S tate (Ausgang 2)

OIS1N - Output Idle State (komplementärer Ausgang 1)

OIS1 – Output Idle S tate (Ausgang 1)

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